HDLとは？えいちでぃーえる
HDLとは、ディジタル回路の構造と動作をテキストで記述するための言語で、VerilogHDLとVHDLが代表格。レジスタ転送レベルで書いた記述を論理合成ツールがゲートレベルのネットリストへ変換する。同じ言語でテストベンチも書けるため、設計と検証を一つの記述体系の中で回せる。
最終更新：2026-10-06
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回路図で設計していた時代は、規模が大きくなるほど図面が増え、仕様変更のたびに配線を引き直す作業が発生した。設計資産を別プロセスや別デバイスへ載せ替えることも難しい。動作をテキストで書いてデバイスへの割り付けはツールに任せる形にしたことで、回路設計もソフトウェアと同じくバージョン管理・差分レビュー・再利用の対象になった。ハードで作るかソフトで作るかを見比べる組込みの設計判断とも相性がよい。
具体例
AMDのVivadoやIntelのQuartus Primeは、VerilogHDLやVHDLで書いたRTLをそのまま合成でき、同一のソースをシミュレータにもかけられる。検証側ではSystemVerilogとUVMで環境そのものを記述する流儀が定着している。
試験での引っ掛け
書いたものがすべて回路になるわけではなく、遅延指定やファイル入出力のようにシミュレーション専用の構文がある。逆に合成が通っても、意図しないラッチや巨大なマルチプレクサが生成されることがあり、シミュレーションが通ったことは回路が正しいことを意味しない。C言語の動作記述からRTLを起こす高位合成とは、記述の抽象度が一段違う。
関連用語
出た過去問
出典・参考
公式シラバスの9 組込みシステムのハードウェア設計・製造 ＞ 9-2 演算処理部の設計に掲載されている用語です。
解説は資格暗記が独自に作成しています。過去問の出典は各問題に記載のとおりです。